创建c++测试台架来驱动Verilog DUT

我试图了解如何创建一个c++测试台架来驱动Verilog中的DUT的刺激。假设我有一个简单的场景:

// Testbench Top.
module tb_top();
import "DPI-C" function void wait_for_input_ready();
initial
    wait_for_input_ready();
import "DPI-C" function void notify_input_ready();
always @(posedge clk or negedge rst)
begin
   // based on some condition here I want to send input-ready notify.
   notify_input_ready();
end
endmodule

test_case.h

    extern "C" void wait_for_input_ready();
    extern "C" void notify_input_ready();

test_case.cpp

    #include "test_case.h"
    std::conditional_variable cond_var;
    std::mutex input_mutex;
    bool input_ready = false;
    void wait_for_input_ready()
    {
        std::unique_lock<std::mutex> lock(input_mutex);
        while(input_ready != true)
            cond_var.wait(lock, [&]{return input_ready == true;});  // This is where the problem happens.
    }
    void notify_input_ready()
    {
        std::unique_lock<std::mutex> lock(input_mutex);
        is_ready = true;
        cond_var.notify_one(); // Unblock to wait statement.
    }

在本例中，条件变量上的等待语句永远阻塞，并且不让模拟器执行Verilog代码的任何其他部分。那么什么才是正确的方法呢?我应该在wait_for_input_ready函数中创建一个c++线程并完全分离它吗?